После включения FPGA читает из флеш-памяти последовательность битов, которая физически соединяет LUT, триггеры и проводники кристалла. Для Tang Nano 20K эту последовательность теперь можно получить из Verilog и загрузить в плату без IDE Gowin: открытая цепочка дошла до .fs-битстрима. APIO собирает вокруг неё симуляцию, линтинг и прошивку в повторяемую команду. →
Yosys 0.67 встраивает фронтенд `read_slang` на базе sv-elab и Slang: SystemVerilog по IEEE 1800-2017/2023 разворачивается в word-level netlist для дальнейшего синтеза. Релиз добавляет рабочую сборку под Microsoft Visual Studio с ABC, проход `check_mem` для диагностики RTL-памяти и стратегии `arith_tree` для построения carry-save-деревьев. Маршрут рассчитан на синтезируемое подмножество языка; проекты с interface, package и vendor-кодом требуют отдельной проверки. →
536 928 LUT-4 — на таком кристалле NanoXplore NG-Ultra связка Yosys+nextpnr уже показала QoR, близкий к фирменному Impulse в ряде тестов ESA. Открытый поток выполняет синтез, packing, placement и timing-driven routing, а для GateMate Cologne Chip опубликован как штатная цепочка до конфигурации FPGA. Для NG-Ultra финальная генерация битстрима всё ещё требует закрытого Impulse, поэтому главный рубеж смещается к стабильности размещения, скоростным I/O и hard IP. →