Yosys 0.67 встраивает фронтенд `read_slang` на базе sv-elab и Slang: SystemVerilog по IEEE 1800-2017/2023 разворачивается в word-level netlist для дальнейшего синтеза. Релиз добавляет рабочую сборку под Microsoft Visual Studio с ABC, проход `check_mem` для диагностики RTL-памяти и стратегии `arith_tree` для построения carry-save-деревьев. Маршрут рассчитан на синтезируемое подмножество языка; проекты с interface, package и vendor-кодом требуют отдельной проверки. →