#systemverilog

RISC-V пережил смену FPGA-плат благодаря трём слоям RTL

Одна и та же RV32I-система должна работать на платах с разными генераторами, VGA, LED и BRAM — хотя 100 МГц на Nexys A7 уже ломают её путь чтения инструкций. Можно ли менять плату, не переписывая процессорный проект при каждом новом наборе пинов и периферии? В BGM для этого разделили логику, учебную обвязку и конкретную PCB. →

FPGA · 8 окт. 2026 г.

#fpga #risc-v #systemverilog #eda #отладочные платы

Yosys 0.67: новый SystemVerilog-фронтенд и нормальная сборка под Windows

Yosys 0.67 встраивает фронтенд `read_slang` на базе sv-elab и Slang: SystemVerilog по IEEE 1800-2017/2023 разворачивается в word-level netlist для дальнейшего синтеза. Релиз добавляет рабочую сборку под Microsoft Visual Studio с ABC, проход `check_mem` для диагностики RTL-памяти и стратегии `arith_tree` для построения carry-save-деревьев. Маршрут рассчитан на синтезируемое подмножество языка; проекты с interface, package и vendor-кодом требуют отдельной проверки. →

FPGA · 10 июл. 2026 г.

#fpga #yosys #systemverilog #синтез rtl #формальная верификация

z386 догнал ao486: open‑source 80386 на FPGA получил early start memory access

23,0 FPS в Doom при 85 МГц получил open-source 80386-проект z386 на DE10-Nano против прежних 16,6 FPS. Прирост связан с Early Start Memory Access: адрес следующего обращения вычисляется в завершающем такте текущей инструкции, а bypass обходит зависимости регистров и частичные записи AL, AX и EAX. В сравнении с ao486 z386 лидирует в Doom и 3DBench, но уступает в Landmark; опубликованные цифры приведены без подробной методики тестирования. →

FPGA · 7 июл. 2026 г.

#fpga #systemverilog #x86 #ретрокомпьютеры #de10-nano