У прототипа Explorer Board заработал контроллер питания на RP2040: он управляет PMIC, подбирает VIO для модулей SYZYGY и считывает телеметрию FPGA. Artix UltraScale+ AU7P в корпусе с шагом 0.5 мм разработчик развёл на обычном стеке со сквозными переходами. Серийная цена $99 зависит от результатов следующей ревизии и партии на 3000 плат. →
4096-точечный FFT-водопад показал ступенчатый chirp, частотные скачки и слабый след второй гармоники в полосе до 20 МГц. Тракт объединяет двухканальный LTC2264-12 на 40 MS/s, LVDS-десериализацию в Artix-7 и передачу комплексного спектра на ПК через USB 3.0. Расстояние между бинами составило 9.766 кГц, однако реальная разрешающая способность пока остаётся неизвестной. →
Microchip начала приём заявок на PolarFire FPGA Design Contest 2026: до 25 команд в каждом из трёх треков могут получить отладочные комплекты для разработки ускорителей. Финальная работа должна включать исходники, файлы проекта и демонстрацию, однако условия конкурса дают Microchip и DigiKey бессрочные права на использование материалов. Для заявок из России установлен прямой запрет. →
Задержка внешней DDR3 в 30–60 тактов превратила запуск Doom на самодельном FPGA-процессоре в задачу про кэши, арбитраж и синхронизацию доменов. Раздельные I-cache и D-cache, аппаратное умножение и однократный доступ к кэшу на hit подняли заявленную частоту кадров с 0.7 до 15–20 FPS. Финальная ошибка оказалась в объявлении MMIO-таймера для оптимизирующего компилятора. →
Один приёмник SYSREF, захвативший импульс на период LMFC позже соседних, оставляет JESD204B-линк работоспособным и добавляет фиксированный межканальный фазовый сдвиг. Analog Devices разобрала этот режим Multi-Chip Synchronization для многоканальных АЦП и трансиверов. Критерий исправной системы оказался статистическим: фаза обязана повторяться после серий reset и полных циклов питания. →
Нулевые веса в CNN могут перестать занимать такты матричного вычислителя и трафик внешней памяти: Microchip добавила такую обработку в VectorBlox 3.0 для PolarFire FPGA и PolarFire SoC. Ускоритель работает с разреженным представлением весов, где для неструктурированной разреженности сохраняются ненулевые коэффициенты и их индексы. Почтий выигрыш будет определяться плотностью сети и ценой декодирования этих индексов. →
Yosys 0.67 переводит разбор и elaboration SystemVerilog во встроенный путь `read_slang`, основанный на sv-elab и библиотеке Slang. Релиз также объявляет рабочую сборку в Microsoft Visual Studio вместе с логическим оптимизатором ABC. Главный вопрос теперь лежит в границах синтезируемого подмножества языка на реальных FPGA-проектах. →
FPGA-ядро z386 подняло производительность Doom с 16.6 до 23.0 FPS на DE10-Nano, сохранив частоту 85 МГц. В основе прироста лежит Early Start: адрес следующего обращения к памяти начинает вычисляться ещё в завершающем такте предыдущей инструкции. Реализация потребовала обойти зависимости регистров и воспроизвести неоднозначность POPAD, характерную для 386DX. →
На 36 × 18 mm разместились RP2354, FPGA Efinix Trion T8F49 на 7 384 логических элемента и 16-Mbit PSRAM, а цена Forgix заявлена на уровне $50. Большинство контактов гребёнок выведено прямо к FPGA, поэтому плата рассчитана на собственные цифровые интерфейсы и жёстко синхронную логику. Главный компромисс определяется узким последовательным каналом между микроконтроллером и fabric. →
В BenchPod v2 один тактовый домен FPGA уже сводит в общий временной ряд ADC, DAC и логический анализатор, а 8 MiB PSRAM принимает захваченные буферы. Прототип на STM32H563 и iCE40UP5K получил Ethernet, аналоговый тракт с SAR АЦП на 1 MSPS и релейную петлю самопроверки. Главный вопрос теперь упирается в реальные ENOB, шум и стабильность калибровки всей аналоговой цепи. →
Backplane размером 200×160 мм с 8192 цепями потребовал 32 сигнальных слоя, 44 233 глухих и скрытых перехода и 68 975 сегментов дорожек. OrthoRoute получил такую топологию за 41 час на NVIDIA A100 с 80 ГБ памяти, применив к печатной плате итеративный алгоритм распределения ресурсов из FPGA. Цена связности оказалась технологической: результат ещё содержит нарушения геометрических правил и требует ручной доводки. →
Маршрут Yosys+nextpnr вышел на NanoXplore NG-Ultra с 536 928 LUT-4 и в ряде тестов ESA показал QoR, сопоставимый с фирменным Impulse. На FPGA Conference Europe этот результат уже обсуждался вместе с открытым flow GateMate и частичной реконфигурацией. Граница проходит по закрытой финальной сборке битстрима, высокоскоростным I/O и разбросу результатов размещения. →
180 фс RMS — типовой интегральный джиттер DSA504RT в integer-режиме при 100 МГц и полосе 12 кГц–20 МГц. Генератор Microchip раздаёт до шести дифференциальных или 12 однополярных тактовых линий, сводя синтез, деление и буферизацию к одному радиационно-стойкому узлу. Существенная оговорка лежит в fractional-режиме, где типовой джиттер вырастает до 380 фс. →
Для линии Земля—LEO на 236 ГГц команда TeraLink закладывает всего 315 мВт выходной мощности и антенну с расчётным усилением 45 dBi. Запас по каналу должен собрать узкий 2° луч рупорной решётки, малошумящий приёмник с NF 7 dB и цифровой тракт на RFSoC. Орбитальная проверка намечена после квалификации payload, а первым критерием станет обнаружение немодулированной несущей при SNR выше 0 dB. →
Шина 486 на 33 МГц связана с 64 МиБ SDRAM через FPGA, поэтому каждое 32-битное обращение к 16-битной памяти занимает два цикла. В VapourDeck этот компромисс даёт около 16 Мбайт/с по авторской оценке, однако 16-КиБ кэш AM486 скрывает значительную часть задержек. Гибридная архитектура собрала DOS-машину в корпусе с 5.7-дюймовым LCD и аккумулятором. →
На FPGA Conference Europe 2026 Lattice вынесла low-power FPGA в радиотракт, видеошлюз и аппаратный контур доверия. Самая предметная часть программы описывает цепочку MIPI CSI-2 → RAW → debayer → RGB → UVC через CrossLinkU-NX. Для SDR заявлены RF-интерфейсы, DSP, память и пассивное охлаждение, однако численные результаты пока не опубликованы. →
Бесплатный Vivado BASIC сохранил поддержку Linux, однако теперь требует ежегодно продлеваемый FLEX-файл и ограничен по семействам ПЛИС, симуляции и отладке. Релиз 2026.1 одновременно меняет маршрут embedded-разработки: новые платформы для Vitis предлагается строить через EDF, а PetaLinux-based flow намечен к удалению в 2027.1. →
Четыре вывода EXT видеочипа RP2C02 позволяют добавить Nintendo Entertainment System второй программируемый графический слой. Проект ANES использует штатный режим обмена между двумя PPU: один чип формирует основной кадр, второй передаёт 4-битный индекс цвета в прозрачные области первого. Цена эффекта — переделка адресной логики, отдельная видеопамять и ROM, написанный под новую топологию. →
Четыре синхронных RF-канала QuadRF позволяют строить карту направления прихода сигнала, а заявленная «радиокамера» выводит пространственное наложение до 30 кадров/с. Потоки оцифрованного I/Q передаются между Lattice ECP5 и Raspberry Pi 5 по CSI-2 и DSI, для которых в документации указана скорость 5.6 Гбит/с. Ценность схемы определяется фазовой стабильностью массива, а независимых данных по этому параметру пока нет. →
Одна сканируемая полость Фабри—Перо перенесла частотную привязку между лазерами 556 и 399 нм с RMS-отклонением менее 1 МГц примерно за 10 часов. В быстром режиме сканирования через AOM гетеродин двух лазеров на 556 нм показал 19 кГц RMS в полосе 0–0.2 Гц. Результат упирается в атмосферную дисперсию резонатора и ограниченный частотный ход модулятора. →