SYSREF: почему когерентный многоканальный АЦП иногда «почти синхронен», но каждый раз по-разному
Один приёмник SYSREF, захвативший импульс на период LMFC позже соседних, оставляет JESD204B-линк работоспособным и добавляет фиксированный межканальный фазовый сдвиг. Analog Devices разобрала этот режим Multi-Chip Synchronization для многоканальных АЦП и трансиверов. Критерий исправной системы оказался статистическим: фаза обязана повторяться после серий reset и полных циклов питания.
Analog Devices опубликовала почтий разбор ловушек SYSREF и Multi-Chip Synchronization в системах JESD204B Subclass 1. Главный дефект выглядит особенно неприятно для фазированных антенных решёток, многоканальных анализаторов спектра, корреляторов и massive MIMO: интерфейс поднимается штатно, поток данных идёт, однако один из преобразователей каждый запуск может оказаться смещён на один период LMFC относительно остальных.
Subclass 1 использует SYSREF для выравнивания локальных счётчиков LMFC — Local Multi-Frame Clock. Именно эта временная сетка определяет момент освобождения elastic buffer и воспроизводимую задержку от выборки преобразователя до логики FPGA. Если фронт SYSREF приходит в допустимое окно setup/hold каждого устройства, все кристаллы фиксируют одинаковую границу LMFC. Если условия на одном приёмнике нарушены либо фронт попадает на другой разрешённый такт, последовательный JESD-тракт способен остаться полностью функциональным, но точка выдачи данных сдвинется на LMFC-период.
Для цифровой части это уже ошибка детерминированной задержки. В радиотракте последствия зависят от частоты дискретизации, параметров JESD-линка и цифровой обработки: возникает воспроизводимый внутри конкретного запуска сдвиг фазы, который легко принять за неверную калибровку канала, задержку кабеля или дрейф аналогового тракта. Последующая DSP-компенсация способна скрыть симптом лишь до следующей инициализации, когда дефект проявится с другой величиной.
В качестве практической последовательности для ADRV9009 приводится синхронный reset преобразователей и JESD IP в FPGA, разрешение однократного захвата SYSREF, выдача одиночного импульса распределителем HMC7044 либо LMK04828, снятие reset и контроль фазовых регистров устройств. Одноразовый SYSREF ограничивает число событий захвата. Непрерывный сигнал в сценарии MCS создаёт дополнительные возможности повторной фиксации на нежелательном фронте; периодический и gapped-periodic режимы остаются допустимыми режимами стандарта, но требуют анализа временных окон конкретной реализации.
Разводка SYSREF оказывается частью синхронизационной схемы, а не формальностью вокруг неё. В заметке приведён характерный пример: рассогласование проводников дифференциальной пары SYSREF+/- на 200 mil даёт десятки пикосекунд skew, а для этой платы предлагается согласование примерно до 5 mil. Число нельзя переносить в проект как универсальную норму: задержка определяется stackup, геометрией, эффективной диэлектрической проницаемостью, частотой LMFC, допустимыми setup/hold приёмника и параметрами драйвера. Однако сам запас по временному окну необходимо считать до трассировки платы.
На входе каждого приёмника требуется локальная дифференциальная терминация 100 Ω, если именно такую нагрузку задаёт выбранный интерфейс SYSREF. Рекомендуются короткие симметричные ветви от clock fan-out и чистое питание распределителя тактов. Иерархические деревья синхронизации для многоплатных систем также применяются, включая каскады распределителей HMC7044; критичны контролируемая задержка каждой ветви, согласованное фазирование и соблюдение бюджета джиттера.
Самый показательный стендовый тест состоит из десяти последовательных процедур MCS и десяти полных power-cycle. После каждого запуска измеряется межканальная фаза либо соответствующие статусы синхронизации. Разброс между инициализациями указывает на захват SYSREF, трассировку или clock tree. Одна удачная осциллограмма SYSREF и такта этого дефекта не исключает: она показывает форму сигналов в одном запуске, тогда как когерентная система обязана воспроизводить временное состояние при каждом запуске.