Один тактовый домен FPGA сводит ADC, DAC и логический анализатор в общий временной ряд, а 8 MiB PSRAM принимает захваченные буферы. BenchPod v2 на STM32H563 и iCE40UP5K объединяет Ethernet-управление, SAR-АЦП на 1 MSPS, генерацию сигналов, релейную самопроверку и контроль питания DUT для воспроизводимых embedded-тестов. В ранней демонстрации петля DAC→ADC работала при 99,6 kS/s; параметры тракта на предельной частоте ещё требуют измерений SINAD, ENOB и дрейфа. →