Внутренний сигнал FPGA обычно исчезает за стеной из LUT и маршрутизации, а доступ к нему покупают вместе с отладчиком конкретного вендора. fpgacapZero предлагает положить в HDL-проект собственный ELA и выпускать его наружу через штатный JTAG. Тот же debug-интерфейс способен ещё и читать AXI-регистры без прошивки процессора. →