TSV меньше 100 нм, которые сами прощают ошибку совмещения
Самосовмещённый TSV меньше 100 нм сохранил работоспособность при смещении слоёв до 30 нм в стандартной ячейке высотой 115 нм. Sony и imec формируют вокруг зоны перекрытия локальный диэлектрический барьер, поэтому контакт с backside попадает в электрически изолированную область. При той же задаче via-middle TSV требует существенно более жёсткого overlay-контроля.
Sony Semiconductor Solutions и imec представили модуль backside-соединений local-BDI для трёхмерной интеграции. Технология формирует самосовмещённые through-silicon vias с характерным размером менее 100 нм и расширяет окно допустимого совмещения в три раза относительно обычной via-middle TSV-схемы. На тестовой стандартной ячейке высотой 115 нм заявлен допуск взаимного смещения до 30 нм.
Ключевой элемент процесса — local backside dielectric isolation, локальная диэлектрическая изоляция в области, где TSV на обратной стороне пластины пересекается с активной зоной, сформированной на лицевой стороне. После обычных стадий FEOL, MOL и BEOL пластину соединяют с носителем и утоняют. Затем на backside осаждают диэлектрик, проводят изотропное травление и открывают область для последующей металлизации TSV. Диэлектрический контур задаёт безопасную границу вокруг активной области и превращает критичное попадание отверстия в задачу с заметно более широким технологическим допуском.
В классическом via-middle процессе маленький MOL-контакт ограничивает геометрию перехода. В local-BDI верхний и нижний critical dimension TSV увеличены на 50%. Более широкая металлизированная структура снижает паразитное сопротивление. Sony и imec указывают примерно трёхкратное улучшение сопротивления относительно via-middle TSV; абсолютные значения, длина измерительных цепочек и статистика по пластине пока не опубликованы.
Опубликованный график зависимости chain resistance от смещения MOL-via и TSV включает измеренные точки и результаты моделирования. Это подтверждает работу демонстрационных структур при ненулевом overlay, хотя ещё не характеризует yield производственной линии. Отдельно сообщается о контроле утечки в пределах расширенного окна совмещения, однако численные значения токов утечки и режимы измерений не раскрыты.
В техническом докладе на IEEE/JSAP Symposium on VLSI Technology and Circuits приведено ещё одно сравнение: TSV, используемые как проводники, дали снижение линейного сопротивления более чем на 50% относительно buried power rail при одинаковом footprint. Этот результат относится к другому baseline, поэтому его нельзя напрямую сопоставлять с заявленным трёхкратным выигрышем против via-middle TSV.
Процесс рассчитан на прохождение переходов через оставшийся объём кремния толщиной до 500 нм. Такая геометрия интересна для backside power delivery, соединения логики с памятью и сенсорных стеков, где толщина оставшегося Si, сопротивление вертикальных линий и overlay-бюджет определяют компоновку кристалла. Публичные материалы пока описывают модуль процесса и тестовые цепочки. Данных по электромиграции, термоциклированию, распределению параметров и выходу годных структур для серийного применения пока нет.