#VHDL

Pulse превращает VHDL в граф проводов и оживляет его в терминале

Открываешь небольшой VHDL-счётчик, запускаешь Pulse — и в терминале рядом появляются дерево компонентов и бегущие фронты на временной диаграмме. Как симулятор может остаться компактным, прозрачным для отладки и всё же быть полезным для настоящей логики? Pulse отвечает на этот вопрос необычной внутренней моделью, хотя пока понимает лишь узкий диалект VHDL. →

FPGA · 15 сент. 2026 г.

#fpga #vhdl #hdl simulation #eda #open source

Открыты VHDL-модули CIC-дециматора и интерполятора для FPGA

Трёхкаскадный CIC-фильтр с коэффициентом изменения частоты 8 реализован на сумматорах, вычитателях и регистрах: умножители и память коэффициентов ему не требуются. В репозитории опубликованы дециматор, интерполятор и тестовые стенды VHDL-2008. Главный компромисс скрыт во внутренней разрядности: 16-битный вход разрастается до 25 бит, а нормализация и спад в полосе требуют отдельного внимания. →

FPGA · 13 сент. 2026 г.

#FPGA #DSP #CIC-фильтры #децимация #интерполяция

Самодельный SDRAM-контроллер занял 97% шины на DE10-Lite

На плате DE10-Lite два генератора одновременно гоняют чтение и запись через самодельный VHDL-контроллер в SDRAM IS42S16320F. При 143 MHz встроенные счётчики получили 278 MB/s из теоретических 286 MB/s для 16-битной шины. Поток при этом намеренно портят, проверяют и вскрывают в SignalTap до отдельных команд памяти. →

FPGA · 12 янв. 2026 г.

#fpga #sdram #vhdl #тестирование памяти #signaltap