Два АЦП превратили в четыре SDR-приёмника на Cyclone IV

На плате AngeliaLite два RF-входа, два 14-битных АЦП AD9255 и FPGA Cyclone IV EP4CE22. После оцифровки поток уже можно размножить внутри кристалла: каждый из четырёх цифровых приёмников выбирает свой участок спектра, умножает отсчёты на цифровой гетеродин, переносит нужный сигнал к нулевой частоте и отбрасывает лишнюю полосу. Так один антенный вход способен одновременно отдать, например, узкий CW-канал и отдельный SSB-участок, а второй вход продолжит слушать другую антенну или поляризацию.

Именно сужение полосы делает эту архитектуру возможной для 100-мегабитного Ethernet. Передавать наружу весь поток АЦП с частотой 77.76 MSPS было бы бессмысленно: сеть захлебнулась бы данными, а пользователь в большинстве задач всё равно слушает несколько узких окон. В AngeliaLite широкая полоса существует внутри FPGA ровно до тех пор, пока четыре DDC не вырежут из неё нужные каналы. Далее децимация идёт через CIC ×9, второй CIC с коэффициентом ×5, ×10 или ×20 и FIR ×9. Автор приводит для этих ступеней расчётное подавление алиасов 116, 121 и 100 дБ; финальный FIR ограничен 18-битными коэффициентами, чтобы поместиться в сравнительно небольшой EP4CE22.

Четыре DDC не создают четыре независимых аналоговых радиотракта. У платы остаются два физических входа, а все цифровые каналы, назначенные одному AD9255, делят его входную селекцию и динамический диапазон. Сильная вещательная станция или помеха перед АЦП способна ухудшить приём сразу во всех «виртуальных» приёмниках этого входа. Цифровая фильтрация убирает сигнал после оцифровки, но не возвращает разряды, уже потраченные на перегруженный входной спектр.

Эта граница особенно видна около 50 МГц. AngeliaLite принимает 1–35 МГц в первой зоне Найквиста и 45–65 МГц во второй при частоте дискретизации 77.76 MSPS. Сигнал из второй зоны складывается в цифровом образе с тем, что попадает туда из других участков эфира. Поэтому документация требует внешнюю аналоговую селекцию: приведён пример переключаемого НЧ-фильтра на 30 МГц и полосового фильтра для диапазона 50 МГц. Цифровой приёмник способен точно выделить канал, но сначала аналоговый тракт должен позволить этому каналу добраться до АЦП без чужих соседей.

Передающий путь устроен симметрично по идее, хотя не по масштабу: AD9744 на 14 бит работает с частотой 155.52 MSPS, а FPGA формирует DUC-поток. На выходе платы есть ФНЧ-диплексер, однако усилитель мощности и выходные диапазонные фильтры остаются внешними. Интерфейсная плата со STM32F072 и Ethernet PHY обслуживает сеть и служебные функции, оставляя тяжёлую арифметику FPGA.

В документации опубликованы авторские измерения при полосе 500 Гц: BDR до 126 дБ, RMDR до 124 дБ и SSB noise −151 dBc/Hz при отстройке 20 кГц. Независимого повторения этой методики найти не удалось. Сам проект публично существует как минимум с февраля 2020 года; в репозитории лежат схемы, файлы плат, прошивки и исходники FPGA, однако явной лицензии нет. Это даёт редкую возможность изучить конструкцию целиком, но не устанавливает стандартных прав на её повторное использование.

Источники

[Репозиторий UR3IQO/AngeliaLite: аппаратные файлы, прошивки и FPGA-исходники](https://github.com/UR3IQO/AngeliaLite)

[Документация AngeliaLite от VHFDesign: архитектура, фильтры и результаты измерений автора](https://vhfdesign.com/data/pdf/AngeliaLite.pdf)

[Страница VHFDesign с параметрами конструкции](https://vhfdesign.com/transceivers/angelialite.html)

[Датированное упоминание AngeliaLite на QRZ.RU от 16 февраля 2020 года](https://forum.qrz.ru/3-kv-apparatura/41602-transiver-germes-proekt-openhpsdr-3.html)