PSEC6 замораживает 40 GSa/s waveform, не оцифровывая его сразу

Осциллограф обычно ассоциируется с непрерывным потоком отсчётов: чем быстрее сигнал, тем прожорливее АЦП, память и линия передачи данных. В PSEC6 авторы идут другим путём. Пока фронт длится считаные наносекунды, чип ничего не переводит в код. Он последовательно подключает к входу миниатюрные конденсаторы и оставляет на каждом мгновенное напряжение. Событие давно закончилось, а его форма всё ещё физически лежит на кристалле как распределение заряда.

Так устроен switched-capacitor array — аналоговая память времени. В каждом из восьми каналов PSEC6 есть четыре быстрых банка по 64 ячейки. Каждый видит 1.6 нс истории; вместе они образуют окно 6.4 нс либо ловят до четырёх разнесённых во времени всплесков. Банки получают фазы 0°, 90°, 180° и 270° от локального такта около 10 ГГц. Каждая ветвь берёт отсчёты в своём четвертьпериоде, и в сумме получается сетка 40 GSa/s.

Это снимает с проекта особенно неприятную задачу: 40-ГГц clock не надо разводить по площади ASIC. PLL с LC-генератором около 10.24 ГГц распределяет по кристаллу примерно 5 ГГц, а возле каналов dual-edge логика восстанавливает нужный темп выборки. По post-layout моделированию PLL даёт 550 фс RMS jitter в typical corner при 15.7 мВт. Такая величина сама по себе не превращается в разрешение прибора: итог определят шум входа, разброс ёмкостей, калибровка временной сетки, внешний АЦП и вся плата.

Быстрая память здесь соседствует с медленной. Отдельный slow bank записывает 1024 отсчёта при 5 GSa/s и хранит 204.8 нс. Он показывает baseline и момент, в котором возник короткий фронт; fast bank раскрывает сам фронт. Для детекторов частиц, систем fast timing и триггерных RF-измерений это естественная пара: длинное окно отвечает, где искать событие, короткое сохраняет его детали.

На одной ячейке стоит sampling capacitor ёмкостью 35 фФ. После триггера накопленные напряжения считываются наружу во внешний ADC. При выбранном авторами readout clock 40 МГц расчёт даёт около 32 мкс dead time и до 32 кГц событий. Ценой компактного захвата становится пауза на чтение: это прибор для редких или триггерных быстрых событий, а не источник непрерывного цифрового потока в 40 миллиардов слов в секунду.

Моделируемая системная аналоговая полоса составляет 4.0 ГГц с учётом pad, ESD, wire bond и PCB-обвязки. Sampling-часть одного канала в модели потребляет около 20 мВт; это 160 мВт для восьми каналов без внешнего ADC, FPGA, управления и аналогового readout. Именно разделение «поймать сейчас, оцифровать потом» делает такую архитектуру интересной: скорость живёт в ключах, фазах и заряде, а цифровая инфраструктура получает время выдохнуть.

PSEC6 уже отправлен в TSMC 65 nm, однако опубликованная работа arXiv:2608.19473 описывает design и simulation results. Ни 40 GSa/s, ни 4.0 ГГц полосы, ни jitter PLL пока не подтверждены измерениями готового кремния. Но сама схема уже хороша как инженерская мысль: вместо попытки построить крошечный 40-GS/s digitizer она помещает в ASIC след из конденсаторов, по которому можно восстановить только что исчезнувший импульс.