Сумматор Cyclone V научили смотреть цифровой сигнал с шагом 5 пс

Сумматор внутри FPGA выглядит чистой логикой лишь в исходниках. В кремнии перенос бита проходит через каскад транзисторов с конечной скоростью, и этот каскад можно растянуть в длинную линию задержки. Именно так на плате DE10-Nano с Cyclone V собрали Waveform Capture Device: прибор, который видит цифровой фронт между тактами обычной синхронной схемы.

Линия переноса становится памятью времени

Входной сигнал запускают в carry chain, а банк flip-flop одновременно захватывает все её точки. Если фронт успел добежать, например, до 800-го элемента и не дошёл до 801-го, в снимке остаётся его координата во времени. Длинная цепочка хранит и несколько переходов, поэтому это уже не обычный FPGA-TDC для измерения интервала между двумя событиями. Получается короткий асинхронный буфер, записывающий кусок цифровой формы.

В MLAB-цепочках средняя задержка между соседними точками составила 4.91 пс для нарастающего фронта и 4.54 пс для спадающего. Это и есть происхождение громкой цифры «5 пс». Она описывает размер временного bin, а не ошибку одного измерения: средняя RMS single-shot precision в эксперименте была 29.52 пс для rising edge и 27.14 пс для falling edge. При capture clock 200 МГц и 1300 элементах авторы захватывали 6.5 нс истории на каждый 5-нс такт без пропусков.

PLL промеряет кремниевую линейку

У carry-элементов нет паспортной задержки, которую можно однажды подставить в формулу. Размещение в MLAB или LAB, конкретный кристалл, питание, температура и направление фронта меняют скорость распространения. Поэтому встроенный PLL циклически сдвигает фазу известными шагами относительно 200-МГц такта; в опыте шаг составлял 78 пс. По тому, как фронт перескакивает между отводами при фазовом сканировании, строится собственная карта задержек цепочки.

Фронты сжимаются прямо внутри fabric

Эта калибровка вскрывает физику, которую цифровой проект обычно прячет от разработчика. Спадающий фронт в Cyclone V бежит быстрее нарастающего. Короткий импульс при движении по линии сжимается, а у стартового copy gate возникает заметная differential nonlinearity и фильтрация с характерным временем около 50 пс. По высоте кристалла DE10-Nano можно было проложить до 1740 carry-элементов, однако рабочую длину ограничивали примерно 1500: дальше асимметрия фронтов уже портит форму импульса.

Проверкой стал асинхронный ring oscillator. Захватчик измерил среднюю ширину импульса 0.240 ± 0.002 нс на инвертор, что близко к прежнему измерению похожей структуры коммерческим цифровым осциллографом. Прибор наблюдает именно логический сигнал после входного буфера FPGA и его порога переключения; амплитуду аналогового входа он не оцифровывает.

В сентябре 2026 года эта архитектура получила очередной патентный grant, однако сама демонстрация опубликована в IEEE Access ещё в 2021 году. Патентный индекс сообщает о US 12.730.174, хотя первичная страница continuation-заявки в Google Patents на момент проверки ещё показывала статус Pending. Инженерный результат от этого не меняется: внутри обычной FPGA обнаружилась измерительная линия задержки, которую собственный PLL способен промерить почти как прибор.