Yosys 0.67: новый SystemVerilog-фронтенд и нормальная сборка под Windows

Yosys 0.67 переводит разбор и elaboration SystemVerilog во встроенный путь `read_slang`, основанный на sv-elab и библиотеке Slang. Релиз также объявляет рабочую сборку в Microsoft Visual Studio вместе с логическим оптимизатором ABC. Главный вопрос теперь лежит в границах синтезируемого подмножества языка на реальных FPGA-проектах. →

FPGA Conference Europe: Yosys+nextpnr уже обсуждают как коммерчески пригодный поток до 500K+ LUT

Маршрут Yosys+nextpnr вышел на NanoXplore NG-Ultra с 536 928 LUT-4 и в ряде тестов ESA показал QoR, сопоставимый с фирменным Impulse. На FPGA Conference Europe этот результат уже обсуждался вместе с открытым flow GateMate и частичной реконфигурацией. Граница проходит по закрытой финальной сборке битстрима, высокоскоростным I/O и разбросу результатов размещения. →