Yosys 0.67: новый SystemVerilog-фронтенд и нормальная сборка под Windows

Yosys 0.67 переводит разбор и elaboration SystemVerilog во встроенный путь `read_slang`, основанный на sv-elab и библиотеке Slang. Релиз также объявляет рабочую сборку в Microsoft Visual Studio вместе с логическим оптимизатором ABC. Главный вопрос теперь лежит в границах синтезируемого подмножества языка на реальных FPGA-проектах. →